1、芯片介绍

DDR3 SDRAM 采用双数据率架构实现高速运行，是 8n 预取架构，在 I/O 引脚处每个时钟周期可传输两个数据字。其单个读写操作包括内部 DRAM 核心的单个 8 位宽、四个时钟周期的数据传输，以及 I/O 引脚处八个相应的 n 位宽、半个时钟周期的数据传输。

差分数据选通（DQS、DQS#）与数据一起外部传输，用于 DDR3 SDRAM 输入接收器的数据捕获。写操作时，DQS 与数据中心对齐；读数据由 DDR3 SDRAM 传输，并与数据选通边沿对齐。
DDR3 SDRAM 的读写访问是突发导向的，从选定位置开始，按编程顺序持续一定数量的位置。访问从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要访问的存储体和行，与读或写命令同时注册的地址位用于选择存储体和突发访问的起始列位置。
该设备使用读和写 BL8 和 BC4，可启用自动预充电功能以提供在突发访问结束时启动的自定时行预充电。
与标准 DDR SDRAM 一样，DDR3 SDRAM 的流水线、多存储体架构允许并发操作，通过隐藏行预充电和激活时间提供高带宽，并提供自刷新模式以及节能、掉电模式。

例如，在高性能计算机系统中，DDR3 SDRAM 的高带宽和并发操作特性使得数据处理速度大幅提升；在移动设备中，其节能模式有助于延长电池续航时间。

2、产品特性

其特点包括：VDD=Vppo=1.35V（1.283 - 1.45V），向后兼容 VDD=VDpo=1.5V + 0.075V，支持 DDR3L 设备在 1.5V 应用中向后兼容；具有差分双向数据选通；8n 位预取架构；差分时钟输入（CK，CK#）；8 个内部存储体；数据、选通和掩码信号的标称和动态 n 芯片端接（ODT）；可编程的 CAS（读）延迟（CL）、可编程的后置 CAS 附加延迟（AL）、可编程的 CAS（写）延迟（CWL）；固定的突发长度（BL）为 8 和突发截断（BC）（通过模式寄存器设置[MRS]）；可选择的 BC4 或 BL8 即时（OTF）；具备自刷新模式。

例如，在一些对兼容性要求较高的系统中，DDR3L 向后兼容 1.5V 的特性就非常实用，可以在不更换硬件的情况下实现升级。而可编程的延迟和多种模式选择，能满足不同应用场景对数据传输速度和效率的要求。